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Que vous soyez un concepteur débutant ou confirmé, nous avons conçu pour vous cette Formation très intensive de trois jours à la fois dense et pratique (21 exercices dont plusieurs optionnels mais fournis !).
Elle vous permettra d'acquérir le savoir-faire indispensable pour obtenir plus facilement des meilleurs résultats et tirer le meilleur parti de toutes les fonctionnalités de Quartus II.
Cette formation comprend bien sûr toutes les nouveautés de la version 8.0.
Depuis les Concepts de base (gestion de projet, outils de navigation, utilisation de scripts) jusqu'aux Concepts les plus avancés (analyse statique de timing avec TimeQuest, synthèse physique et retiming, optimisations vitesse et surface, compilation incrémentale top-down et bottom-up, floorplanning versatile, travail collaboratif, méthodes d'estimation et d’optimisation de consommation...), ce stage vous montrera comment tirer le meilleur parti des outils et des composants Altera.
Remarque : Pour notre Formation SOPC Nios II, cliquez plutôt ici !
L'activité principale d'ALSE est la conception FPGA / ASIC, (nous sommes Centre de Conception et de Formation Agréé Altera ACAP-ATTP) aussi nous savons exactement le bénéfice que l'on peut tirer des concepts, méthodologies et outils modernes pour construire des applications plus performantes et plus sûres, avec moins d'efforts. De nombreux exercices sont issus de projets réels, ce qui contribue au succès que cette formation connait, et à la satisfaction des participants de tous les niveaux.
Le contenu est décrit plus bas. Pour vous pré-inscrire : formulaire en fin de page.
Vous pouvez assister à une Session Publique dans notre centre de Formation à Paris (quartier Montparnasse, climatisé), parfois en Province, avec un enseignement et certains supports en Français.
Vous pouvez également demander la tenue de cette Formation sur votre Site, avec enseignement en Français ou en Anglais (pour un minimum de quatre personnes). Les formations sur site offrent de nombreux avantages : pas de déplacement des participants bien sûr, mais surtout la possibilité de personnaliser le contenu pour l'adapter très précisément à vos besoins, vos compétences, et vos attentes. On peut ainsi moduler la durée, ajouter des sujets, voire consacrer une partie à des études de cas personnels, démarrer un design, etc...
Dans tous les cas, n'hésitez pas à nous contacter.
Programme* de la Formation
« Conception des Circuits Altera
avec Quartus II »
Journée 1 (résumé)
- Introduction aux Composants et Outils Altera
Présentation rapide des familles de composants, des outils et du flot de conception Altera.
- Quartus II et le Flot de Conception - Partie I
Interface utilisateur, Environnement, Méthodes de conception (HDL, Megawizzard, Schémas graphiques, Memory Editor...).
Base de la gestion de projet : création, organisation des fichiers source, choix du composant, édition HDL et schémas graphique, assignation des broches, synthèse logique, Placement-Routage.
Exercice pratique.
- Quartus II et le Flot de Conception - Partie II
Assignations et utilisation de l’éditeur de contraintes, vérification dynamique, Pin Planner, Import/Export CSV, Virtual pins, création et comparaison de Révisions, contrôle du Fitter. Intégration des outils tiers. Téléchargement et programmation de la cible, chaînes JTag FPGA et mixtes, programmation indirecte (JIC).
Exercice Pratique
- Utilisation avancée de Quartus II
Bases de données version-compatibles, options d’optimisation, resynthèse wysiwyg, synthèse physique. Analyse par les NetlistViewers RTL, Technology, et FSM, cross-probing, Suppression intelligente de messages, Veérification automatique des règles de conception.
Exercice pratique sur maquette.
- Automatisation du flot de Conception : pour plus de fiabilité et de productivité,
Les tâches du flot peuvent être automatisées et sécurisées par des scripts de ligne de commande ou en langage Tcl/Tk : Création automatique de projet, gestion des fichiers, archivage, nettoyage, compilation, création des bitstreams, test des résultats, etc...
Exercice pratique (scripts Tcl) sur maquette
+ Exercice optionnel (lignes de commande).
- Simulation Fonctionnelle et Timing (post-(layout) avec ModelSim.
Introduction rapide à ModelSim AE. Simulation RTL, compilation, scripts automatiques.
Adaptation du Banc de Test au modèle timing rétro-annoté. Génération et compilation du modèle Votal & SDF.
Exercice Pratique.
- Chip Editor. Concept, utilité, mise en oeuvre.
Exercice optionnel.
Journée 2 (résumé)
- Comprendre et Maîtriser l'Analyse Statique de Timing de Quartus II - Partie I
Concepts fondamentaux, Création et Gestion des Contraintes, les quatre types d’analyses, les Domaines d'horloges simples et multiples, les PLLS, les chemins multi-cycles, analyse et interprétations des rapports timings détaillés, Optimisations des timings et élimination des violations.
Exercice de mise en pratique.
- L'Analyse Statique de Timing de Quartus II - Partie II
Concepts avancés, analyse recovery-removal, exceptions timings, utilités des analyses Core et Latency, fast corner, calcul de marge (slack), compilation tming-driven, horloges dérivées et harmoniques avec reconvergence, prise en compte du jitter, multi-cycle combinatoire avec hold, estimation précoce de timing.
Exercice pratique
- Design Space Explorer. Concept et utilité.
- Estimation et Optimisation de Consommation.
Utilisation de PowerPlay, estimation précoce, estimation affinée par simulation, injection de vecteurs et analyse statistique. Le conseiller Power Advisor.
Exercice pratique optionnel.
ice pratique.
- In-System Memory Contents Editor : un outil simple et tellement utile !
Concepts, domaines d'applications, Mise en Oeuvre.
Exercice pratique : paramétrage dynamique en temps réel d’une application par le port JTag !
- SignalTap II et SignalProbe : tirez avantage d’analyseurs logiques temps réel embarqués (et gratuits) pour mettre au point votre système en temps réel.
Exercice pratique sur carte : déverminage d’une interface carte à puce (SIM).
Journée 3 (résumé)
- Le nouvel Analyseur de Timing TimeQuest et les contraintes SDC.
Présentation des Nouveaux Concepts et du nouvel interface utilisateur.
Le format Synopsys Design Constraint (SDC).
Utilisation de TimeQuest depuis l’interface graphique et à partir des fichiers SDC. Comprendre et savoir interpréter les rapports issus de TimeQuest. Application pratique aux situations usuelles (Fmax, set, hold, min/max delays, I/O analysis, PLLs...). Estimation précoce.
Exercice Pratique I
Exercice Pratique II
Exercice Pratique III optionnel
- (Optionnel) Techniques d’Optimisation en ressources logiques (area) et en fréquence (timing)
Méthodes pour un codage RTL plus efficace. Arithmétique, ressource sharing etc...
Identifier et comprendre les chemins critiques, utilisation du conseiller, synthèse physique et options avancées. Méthodes d’améliorations du codage au niveau RTL.
Utilisation des conseillers.
Exercice pratique optionnel (optimisation d’une ALU).
- (Optionnel) Vérification Temps réel avec Assertions PSL / SVA embarquées sur silicium.
Principe et Utilité de Ia méthode de vérification par assertion, introduction à PSL.
Implémentation (synthèse) des assertions et debug en temps réel avec Temento Dialite.
Exercice Pratique Optionnel.
- Compilation incrémentale et LogicLock.
Mise en Oeuvre de la Compilation incrémentale et de LogicLock pour partitionner (floorplan), améliorer ou fiabiliser les résultats, favoriser le travail collaboratif, et implémenter des flots bottom-up et top-down, particulièrement dans le cas des projets complexes ou difficiles.
Exercice Pratique I ou Exercice Pratique II au choix
Exercice Pratique III optionnel (Logic Lock)
* : contenu fourni à titre indicatif et susceptible d’être mis à jour ou modifié sans prévis.
Dernière Dates
Lieu : Paris XIV (Bd Montparnasse), 9h30 - 18h15, 9h - 18h, et 9h - 17h30.
NB : à partir de 4 stagiaires nous pouvons proposer une formation sur votre site.
Prix : 1.450 €uros HT par stagiaire pour l’ensemble des trois jours comprenant la fourniture des supports de cours, fichiers et repas de midi. Ce prix correspond à un règlement direct de l’entreprise. Pour l’établissement d’une convention et délégation de paiement par un organisme externe, un surcoût sera appliqué et cette demande devra figurer dans le formulaire d’inscription. ALSE est un Organisme de Formation Professionnelle Continue déclaré auprès de la DRTEFP sous le numéro 26.21.01281.21. Cette formation peut donc être prise en charge dans ce cadre.
Contact : Bertrand Cuzeau – Tél : +33 (0)1 42 79 51 38 – email info@alse-fr.com
Attention ! La tenue de cette formation est soumise à un nombre suffisant d’inscriptions* mais elle est surtout contingentée afin d’assurer la meilleure qualité et une bonne interactivité. Si cette formation vous intéresse, il est donc très important de vous pré-inscrire rapidement ci-dessous (sans obligation) ou de nous contacter par téléphone. La priorité d’affectation des places est celle des pré-inscriptions.
* : Noter qu’aucune formation Altera n’a encore jamais été annulée.
Pré-Inscription
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