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Depuis quelques années, nous avons vu fleurir les Technologies Mémoires et s’envoler les fréquences de fonctionnement et les perfomances. Mais nous avons vu (et conçu) dans le même temps des applications de plus en plus exigeantes, des contraintes sévères et complexes à prendre en compte, et des FPGAs très denses et versatiles. L’ensemble peut facilement conduire à des reprises de PCB, des difficultés à atteindre les performances espérées, ou encore des problèmes de validation ou de fiabilité...
Il y a donc eu un accroissement considérable des difficultés pour les utilisateurs souhaitant utiliser ces Mémoires dans leur système FPGA :
- Compréhension des différentes technologies de stockage et des modes de fonctionnement.
Avantages et inconvénients respectifs, implication sur les performances dans l’application finale.
- Prise en compte des contraintes logiques d’accès (linéaire ou aléatoire) et des possibilités des mémoires modernes (gestion des banques, augmentation du datapath, modes synchrone et “burst”).
- Adaptation du système aux contraintes de la technologie mémoire (dimensionnement du datapath interne, technologies du contrôleur, avantage des contrôleurs multi-port, utilisation des DMA, avantages et inconvénients des caches et mode burst pour les processeurs embarqués...)
- Les challenges des différentes méthodes de transfert de données, principes et contraintes timings.
- Compréhension des standards électriques et de leurs contraintes.
- Contraintes de choix des broches sur FPGA et de mode des cellules d’I/O (banques, alimentation, tension de référence, adaptation d’impédance...).
- Evaluation des contraintes résultant du Circuit Imprimé (techniques de routage, impédance, longueur, dispersion...)
- Analyse des cellules d’E/S complexes des FPGAs modernes (clocking double front, resynchronisation, insertion de délais, utilisation de DLLs, PLLs...). Nouvelles technologies de resynchronisation active dynamique.
- Création des contraintes temporelles SDC, Placement routage timing driven, validation par analyse Statique de Timing et scripts, compréhension et correction des violations éventuelles.
C’est pourquoi nous proposons une formation dense, pratique et efficace pour aborder sereinement et en connaissance de cause la problématique d’une bonne utilisation des mémoires externes.
C’est également la raison qui nous a poussés à maîtriser complètement ces techniques et à concevoir et proposer des Contrôleurs Performants et Innovants pour de très nombreuses technologies (PSRam, Mobile DDR, Flash Burst, composite SDR+Flash...). Vous pouvez obtenir plus d’information.
La formation sera animée par l’un de nos Experts en Contrôleurs Mémoires.
Le contenu est décrit plus bas. Pour vous pré-inscrire : formulaire en fin de page.
Vous pouvez assister à une Session Publique dans notre centre de Formation à Paris (quartier Montparnasse, climatisé), parfois en Province, avec un enseignement en Français.
Vous pouvez également demander la tenue de cette Formation sur votre Site, avec enseignement en Français ou en Anglais (pour un minimum de quatre personnes). Les formations sur site offrent de nombreux avantages : pas de déplacement des participants bien sûr, mais parfois la possibilité de personnaliser le contenu pour l'adapter très précisément à vos besoins, vos compétences, et vos attentes. Dans tous les cas, n'hésitez pas à nous contacter.
Programme* de la Formation
« Interfaces Mémoires »
Agenda (résumé)
- Technologies des Mémoires Flash.
Mémoires Flash (Nand, Nor, Burst mode...), SDcard. Interfaces série et parallèle.
Avantage des modes synchrones et burst. Problématique et caractéristiques de Contrôleurs (effacement, programmation...). Interface CFI.
Exercice Pratique : Comparaison de performances d'un contrôleur Flash en mode Classique ou Burst. Lecture d'une table CFI.
- Technologies des Mémoires Statiques.
Mémoires Statiques et pseudo-statiques (SRam, SSRam, PSRam, QDR, QDRII).
Avantages et inconvénients de ces mémoires. Modes synchrones et burst.
Problématique et caractéristiques de Contrôleurs.
Exercice Pratique : Simulation et visualisation des performances d'un contrôleur QDR.
- Technologies des Mémoires Dynamiques – Partie I.
Mémoires Dynamiques (SDR, DDR, DDRII, DDRIII, QDR, QDRII...)
Structure des Interfaces Mémoires : DataPath – Contrôleur – Gestion des Ports.
Types et méthodes d'accès, Banques, définition et mesure de latence et performances, goulot d'étranglement et limitation des taux de transfert effectifs.
Caractéristiques importante du DataPath, importance de la largeur des données, Stratégies de gestion des accès par le contrôleur.
Exercice Pratique : Mise en Œuvre et Comparaison d'un contrôleur DDR simple et double port.
- Mémoires Dynamiques – Partie II
Caractéristiques Électriques des Entrées Sorties, formats de tensions, terminaisons, adaptation d'impédance, contraintes FPGA.
Technologie des cellules d’E/S des FPGAs modernes, méthodes de resynchronisation, utilisation des DLLs et PLLs. Cas des cellules avec resynchronisation active dynamique.
Étude du cas des circuits Altera récents.
Exercice Pratique : Choix et Assignation des broches pour une Interface DDR.
- Mémoires Dynamiques et Mémoires Synchrones - Partie III
Définition de l'ensemble des timings d'échange de données.
Structures des I/Os pour gérer les transferts source-synchronous, détermination des équations de contraintes timing, importance des timings de routage PCB.
Avantages & Inconvénients des DataPaths auto-synchronisants (p.ex. AltMemPhy).
Application à la gestion de contraintes SDC et scripts de vérification.
Exercice Pratique : Utilisation de TimeQuest ou PrimeTime pour valider les timings d'une interface DDR et validation d'un contrôleur DDR sur carte avec observation temps réel des signaux internes par Analyse Logique.
- Principes Généraux d'Architecture
en vue d’obtenir des performances élevées de bande passante.
Avantage des Contrôleurs multi-ports, choix des méthodes et réglage de l'arbitrage entre ports.
Problématique de la resynchronisation des données entre domaines d'horloges (performances, latence, ...)
Influences des CPUs - Principe des système de caches, Mode Burst. Principe de DMA évolués (SGDMA)
Cas des contrôleurs mémoires avec bus partagé.
Exercice Pratique : Construction d'un système optimisé multi-flux (CPU Data + Instr + DMA) avec interface DDR et contrôleur multi-ports.
* : contenu fourni à titre indicatif et susceptible d’être mis à jour ou modifié sans prévis.
Prochaine Formation
Lieu : Paris XIV (Bd Montparnasse), 2 jours, 14 heures, 22 et 23 Janvier 2009.
NB : à partir de 4 stagiaires nous pouvons proposer une formation sur votre site.
Prix : 1 190 €uros HT par stagiaire comprenant la fourniture des supports de cours, fichiers et repas de midi. Ce prix correspond à un règlement direct de l’entreprise. Pour l’établissement d’une convention et délégation de paiement par un organisme externe, un surcoût sera appliqué et cette demande devra figurer dans le formulaire d’inscription. ALSE est un Organisme de Formation Professionnelle Continue déclaré auprès de la DRTEFP sous le numéro 26.21.01281.21.
Cette formation peut donc être prise en charge dans ce cadre.
Contact : Bertrand Cuzeau - Directeur technique – Tél : +33 (0)1 42 79 51 38
Attention ! Cette formation est contingentée afin d’assurer la meilleure qualité et une bonne interactivité. Si cette formation vous intéresse, il est donc très important de vous pré-inscrire rapidement ci-dessous (sans obligation) ou de nous contacter par téléphone. La priorité d’affectation des places est celle des pré-inscriptions.
Pré-Inscription
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